Le bus i2c permet de faire communiquer entre eux des composants électroniques très divers grâce à seulement trois fils : un signal de données (SDA), un signal d’horloge (SCL), et un signal de référence électrique (masse).

Il s’agit d’une liaison en mode série, ce qui signifie que la vitesse de transfert sera plus faible qu’avec un bus de type parallèle. Le bus i2c permet cependant des échanges à la vitesse de 100 kbits par seconde. Certes, la vitesse de transfert du bus i2c n’est pas fulgurante, mais dans bien des cas, la vitesse n’est pas l’élément prédominant.

L’utilisation d’un bus i2c permet de réduire la complexité des circuits imprimés à réaliser. Par exemple, pour connecter une EEPROM ou une RAM à un microcontrôleur classique, il faut relier entre eux les bits de données et les bits d’adresses des différents composants, et, en plus, il faut bien souvent ajouter une logique de sélection. Avec des composants prévus pour se connecter au bus i2c, il suffit de les relier par deux pistes seulement. Si, par la suite, on souhaite ajouter des composants sur le circuit, le nombre de pistes à ajouter sera vraiment plus réduit (essayez d’ajouter une EEPROM sur un circuit existant pour voir).

De nombreux fabricants ayant adopté le système la variété des systèmes disponibles disposant d’un port i2c est énorme :

Le protocole du bus I²C définit la succession des états possibles sur les lignes SDA et SCL, et comment doivent réagir les circuits en cas de conflit.

Pour transmettre des données sur le bus I²C, il faut surveiller deux conditions particulières : la condition de départ et la condition d’arrêt.

Avant de tenter de prendre le contrôle du bus, un circuit doit vérifier que les lignes SDA et SCL sont au repos, c’est-à-dire à l’état haut. Si c’est le cas, le circuit indique qu’il prend le contrôle du bus en mettant la ligne SDA à 0. A partir de ce moment là, les autres circuits savent que le bus est occupé et ils ne devraient pas tenter d’en prendre contrôle. Le circuit qui vient de prendre le contrôle du bus en devient le maître (en anglais « master »). C’est lui qui génère le signal d’horloge, quel que soit le sens du transfert.

Le nombre de composants qu’il est possible de connecter sur un bus I²C étant largement supérieur à deux, le maître doit pouvoir choisir quel esclave est censé recevoir les données. Dans ce but, le premier octet que transmet le maître n’est pas une donnée mais une adresse. Le format de l’octet d’adresse est un peu particulier puisque le bit D0 est réservé pour indiquer si le maître demande une lecture â l’esclave ou bien au contraire si le maître impose une écriture à l’esclave. Adressage Chaque circuit connecté au bus I²C possède une adresse, qui doit être unique.

Une fois l’adresse envoyée sur le bus, l’esclave concerné doit répondre en plaçant le bit ACK à 0. Si le bit ACK vaut 1, le maître comprend qu’il y a une erreur de sélection et il génère la condition arrêt. En revanche, si le bit ACK vaut 0, le maître peut continuer les opérations.

Si le bit R/W précédemment envoyé était à 0, cela signifie que le maître doit transmettre un ou plusieurs octets de données. Après chaque bit ACK valide, le maître peut continuer d’envoyer des octets à l’esclave ou bien il peut décider de terminer le dialogue par une condition d’arrêt.

Si le bit R/W transmis en même temps que l’adresse est à 1, cela signifie que le maître veut lire des données issues de l’esclave. C’est toujours le maître qui va générer le signal d’horloge SCL. En revanche, après le bit ACK de l’adresse, c’est l’esclave qui va garder le contrôle de la ligne SDA. Pour cela, le maître va placer sa propre sortie SDA au niveau haut pour permettre à l’esclave de prendre le contrôle de la ligne SDA. L’esclave doit alors scruter la ligne SCL et attendre le niveau bas pour changer l’état de la ligne SDA, faute de quoi le maître détectera une condition arrêt et abandonnera le transfert (l’électronique intégrée dans l’esclave se doit de détecter aussi qu’il y a eu une condition arrêt, bien entendu).

Après que l’esclave a transmis les 8 bits de données, c’est le maître, cette fois-ci, qui va générer un bit d’acquittement. Si le maître désire lire des octets supplémentaires, il placera le bit d’acquittement à 0. En revanche, si le maître décide que la lecture est terminée, il placera le bit ACK au niveau 1. L’esclave comprendra alors que le transfert est terminé. Cette fois-ci, bien que le bit ACK soit au niveau 1, cela ne correspond pas à une condition d’erreur mais à une fin de transfert.